Integrated Circuit EDA Elite Challenge

“集成电路EDA设计精英挑战赛”针对国内EDA人才缺口大等问题，紧密结合EDA设计产业发展需求，加强高校在集成电路EDA领域的创新设计与工程实践能力；搭建EDA算法与应用交流学习平台，推进高校与集成电路相关企业产学融合育人，为社会培养具有创新思维、团队合作精神、解决复杂工程问题能力的卓越人才，共建EDA产业生态共赢圈。大赛由中国电子学会主办，工业与信息化部产业发展促进中心和集成电路设计自动化产教融合联盟等为支持单位。作为国内EDA算法领域水平最高的竞赛，得到了几乎国内所有顶尖EDA公司、国际三大EDA巨头（Synopsys、Cadence、Mentor）、国产FPGA第一梯队安路科技、华为海思等行业顶尖公司的支持与参与。

我们参与的赛题为统计静态时序分析算法实现。不管是传统 STA 算法还是统计 STA 算法，STA 工具的运行一般都分为相近的几个阶段，首先是读入设计文件并建立时序图，然后进行正向传播，从时图的根节点开始逐步计算出所有节点处的 arrival time。arrival time 为当前节点的扇入逻辑锥内所有时序路径的起点的信号传播至当前节点的 delay 累加值。arrival time 为 STA 工具中的核心数据结构，一个合理的 arrival time 应包含所有可能的时序路径起点传播至此的最长路径以及最短路径的 delay 累加值。合理设计arrival time 数据结构以保证存储足够信息的前提下不包含冗余信息，以及对应的累加和 max操作是实现一个 STA 工具的核心问题。正向传播结束后根据需要在指定的时序路径的终止节点(endpoint)或全部终止节点处计算时序宽裕量，即 slack 值。如需根据 slack 值找到对应的时序路径，则从对应的 endpoint 处进行反向搜索得到时序路径并输出。